高速高精度比较器设计
摘要
随着通讯、视频、声纳等技术发展的越来越快，超高速模数转换器（ADC）的设计也日益重要。全并行结构（Full Flash）ADC作为首选结构,被应用于超高速中精度ADC。比较器作为Flash ADC中的重要组成部分，其速度、功耗和噪声决定了ADC的速度、精度和功耗。文中基于预放大再生锁存理论，基于65nm工艺，设计了一种工作在1GHz时钟周期下的超高速CMOS比较器电路，采用电荷存储失调校准技术使得失调电压1δ小于5.7mV，并采用可再生latch加速比较器输出电压翻转，可以在一个1GHz时钟周期内完成比较，分辨率在0.3mV左右。
关键词
Flash；ADC；比较器；预放大再生锁存
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DOI: https://doi.org/10.33142/sca.v5i1.5565
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